1樓：俱懷逸興壯思飛欲上青天攬明月
用vhdl表示八位暫存器的程式如下所示：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity a is
port(clk:in std_logic;
data_in:in std_logic;
data_out:out std_logic_vector(7 downto 0));//定義輸出為8位向量；
end a;
architcture art of a is //程式主體；
signal temp:std_logic_vector(7 downto 0);
begin
process(clk) //程序主體；
begin
if rising_edge(clk) then //等待脈衝上公升沿到來；
temp<=temp(7 downto 1)&datain; //進行移位賦值；
end if;
end process;
end art;
vhdl語言是一種用於電路設計的高階語言。它在80年代的後期出現。最初是由美國國防部開發出來供美軍用來提高設計的可靠性和縮減開發周期的一種使用範圍較小的設計語言 。
vhdl翻譯成中文就是超高速積體電路硬體描述語言，主要是應用在數位電路的設計中。它在中國的應用多數是用在fpga/cpld/epld的設計中。當然在一些實力較為雄厚的單位，它也被用來設計asic。
2樓：匿名使用者
首先，乙個8位的移位暫存器不應該這麼寫。其次裡面有好些錯誤，我先給你個正確的暫存器的思路：
entity shift8 is
port(d,clk:in std_logic;
b: out std_logic_vector(7 downto 0)
);end entity shift8;
architecture rtl of shift8 is
signal b_s : std_logic_vector(7 downto 0);
begin
process (clk)
begin
if rising_edge(clk) then
b_s <= b_s(6 downto 0) & d; --左移
--或者 b_s <= d & b_s(7 downto 1); --右移
end if;
b <= b_s;
end process;
end rtl;
上面才是正確的以為暫存器的vhdl寫法。 我建議你把我的**綜合以後用軟體看看rtl圖，你就會理解vhdl描述的東西都可以轉化為邏輯電路，不能用寫c的思維來寫vhdl。
另外附加一句建議，shared variable，variable等最好不要在你的邏輯電路設計中使用，用也只在testbench中使用，因為在片上，variable什麼都不是，是無法被綜合成電路的一部分的。
希望能幫到你
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