verilog中頂層模組例項引用多個模組時埠怎麼連線

時間 2021-10-15 00:22:07

1樓:匿名使用者

假定sub_module1和sub_module2是已經定義好的兩個子模組,top是頂層。

那麼子模組之間的連線可以之間用wire連線。頂層的輸入輸出也用wire連線進到子模組中。這是一般的,當然也有特殊的,比如雙向io等。

module top(in1,out1);

input in1;

output out1;

wire a;

wire b;

sub_module1 u_sub1(

.a(a),

.b(b),

.d(in1)

);sub_module2 u_sub2(.a(a),

.b(b),

.e(out1)

);endmodule

2樓:匿名使用者

直接例化就可以,埠用wire型

verilog中多次呼叫module例項

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