1樓：天策寺
兩個模組之間是有訊號連線的咯？
那寫個頂層模組，在頂層模組中同時呼叫兩個模組，就可以了啊
2樓：whyyxn水瓶座
我自己寫的東西，給你看一下吧，其實
例化很多都是可以的
module duc(clk,rstn,datain,dataout);
input clk;
input rstn;
input [15:0] datain;
output [15:0] dataout;
wire clk100k_en;
wire clk50k_en;
wire clk25k_en;
wire [15:0] hbf1_out;
wire [15:0] hbf2_out;
wire [15:0] shape_out;
wire [15:0] hbf3_out;
wire [15:0] hbf4_out;
divider divider(
.clk(clk),
.rstn(rstn),
.clk100k_en(clk100k_en),.clk50k_en(clk50k_en),.clk25k_en(clk25k_en));hbf1 hbf1(
.clk(clk),
.rstn(rstn),
.clk100k_en(clk100k_en),.clk50k_en(clk50k_en),.datain(datain),
.dataout(hbf1_out)
);hbf2 hbf2(
.clk(clk),
.rstn(rstn),
.clk50k_en(clk50k_en),.clk25k_en(clk25k_en),.datain(hbf1_out),
.dataout(hbf2_out)
);shape shape(
.clk(clk),
.rstn(rstn),
.clk25k_en(clk25k_en),.datain(hbf2_out),
.dataout(shape_out)
);hbf3 hbf3(
.clk(clk),
.rstn(rstn),
.clk50k_en(clk50k_en),.clk25k_en(clk25k_en),.datain(shape_out),
.dataout(hbf3_out)
);hbf4 hbf4(
.clk(clk),
.rstn(rstn),
.clk50k_en(clk50k_en),.clk100k_en(clk100k_en),.datain(hbf3_out),
.dataout(hbf4_out)
);cic cic(
.clk(clk),
.rstn(rstn),
.clk100k_en(clk100k_en),.datain(hbf4_out),
.dataout(dataout)
);endmodule
eda實驗中頂層檔案採用veriloghdl語言設計，怎麼把各個功能模組通過元件例化的方法進行連線？請給個例子
3樓：匿名使用者
module eda_top(clk, rst_n, din, dout);
input clk;
input rst_n;
input din;
output dout;
module1_name instance1(.clk(clk),
.rst_n(rst_n),
.din(din),
.dout(dout1)
);module2_name instance2(.clk(clk),
.rst_n(rst_n),
.din(dout1),
.dout(dout2)
);assign dout = dout2;
endmodule
關於verilog hdl中子模組的用法 5
4樓：匿名使用者
埠對映就可以了吧，應該是放在乙個資料夾下
5樓：匿名使用者
直接使用verilog的模組呼叫語句將模組實體化，呼叫時填入你要連線的wire名就可以實現連線。比如下列語句中，將模組module1的out埠和module2的in埠連線起來。
wire lan；
module1（.out(lan)）;
module2(.in(lan));
這樣即可。
6樓：匿名使用者
shy253 說的很正確，埠對映，需要將你所用到的兩個模組聯絡起來，這樣就需要埠對映，單口對映之後，就是乙個檔案了，因為最後的兩個模組是是包含在乙個大模組裡面的，在大模組裡面呼叫這兩模組，模組之間通過訊號聯絡，很多書上都有這種例子
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