怎樣使用VHDL語言描述帶有計數使能,非同步清零功能的四位二進位制計數器

時間 2021-10-15 00:22:07

1樓:匿名使用者

std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity add is

port(clr,en,clkin:in std_logic; ---------清零,使能及觸發時鐘

a,b:in std_logic_vector(9 downto 0);---------加數

c:out std_logic_vector(9 downto 0);----------和

ci:out std_logic ---------進位

);end add;

architecture arch of add is

---------;

signal reg:std_logic_vector(10 downto 0):="00000000000";

begin

----------------

process(clr,clkin,en,a,b)

begin

if(clr='0') then --------------非同步清零

reg<="00000000000";

elsif(clkin'event and clkin='1') then

if(en='1')then -------------同步使能

reg<=('0'&a)+('0'&b); ---------求和

end if;

end if;

end process;

---------------

c<=reg(9 downto 0); ----------賦值給和

ci<=reg(10); ----------賦值給進位

end arch;

2樓:year追夢人

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity cnt4 is

port(clr,clk:in std_logic;

q:buffer std_logic_vector(3 downto 0));

end cnt4;

architecture one of cnt4 isbegin

process(clr,clk)

begin

if(clr='1') then q<="0000";

elsif(clk'event and clk='1') thenif q="1111" then q<="0000";

else q<=q+1;

end if;

end if;

end process;

end one;

急求vhdl帶非同步清零和同步使能功能的四位加法計數器的源程式清單,謝謝~

3樓:匿名使用者

vhdl語言設計一個帶非同步清零和同步使能的4位二進位制加法計數器源程式如下,程式**結果如圖所示

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_arith.all;

use ieee.std_logic_unsigned.all;

entity counter4 is

port(clk    : in std_logic;

clr    : in std_logic;

enable : in std_logic;

q  : out std_logic_vector(3 downto 0));

end counter4;

architecture arch of counter4 is

signal dout : std_logic_vector(3 downto 0);

begin

p1 :  process(clk,clr)

begin

if clr='0' then

dout <= "0000";

elsif clk'event and clk='1' then

if enable='1' then

dout <= dout+1;

elsif enable='0' then

dout <= dout;

end if;

end if;

end process p1;

p2 :  process(dout)

begin

q <= dout;

end process p2;

end arch;

請各位大神幫忙用vhdl語言設計含有非同步置位和同步計數使能的4位二進位制數減法計數器 10

4樓:公羊頤

不是很簡單嘛,把電路圖畫出來,然後描述出來就好了。。。

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