用vhdl語言設計4位序列檢測器當檢測到0110時

時間 2021-07-22 11:04:07

1樓:匿名使用者

用狀態機吧,大致的思路應該是以下的方式吧。

.....

case(xx_state)

....

when s0 =>

if (seq_in = '0') thenxx_state <= s1;

else

xx_state <= s0;

end if;

seq_hit_o <= '0';

when s1 =>

if (seq_in = '1') thenxx_state <= s2;

else

xx_state <= s0;

end if;

seq_hit_o <= '0';

when s2 =>

if (seq_in = '1') thenxx_state <= s3;

else

xx_state <= s0;

end if;

seq_hit_o <= '0';

when s3 =>

if (seq_in = '0') thenseq_hit_o <= '1';

else

seq_hit_o <= '0';

end if;

xx_state <= s0;

end case;

.....

求大神幫忙用vhdl語言設計一個8位的比較器,a大於等於b時輸出1,否則輸出0。。急急急!!!!

2樓:h夾

求大神幫忙用vhdl語言設計一個8位的比較器確

比較好的的

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